ALGUNOS RESULTADOS<\/em><\/strong><\/span><\/p>\n Degradaci\u00f3n y ruptura en dispositivos con diel\u00e9ctrico SiO2<\/span><\/span><\/span><\/span><\/p>\n <\/p>\n Caracterizaci\u00f3n de la degradaci\u00f3n y ruptura de dispositivos basados en diel\u00e9ctrico SiO2.<\/strong> La degradaci\u00f3n del \u00f3xido de puerta produce una disminuci\u00f3n de la corriente de saturaci\u00f3n y un aumento de la tensi\u00f3n umbral y de la transconductancia del transistor. Estos efectos tambi\u00e9n se han encontrado todav\u00eda con m\u00e1s impacto en transistores FinFET. Los resultados sobre ruptura diel\u00e9ctrica muestran que la variaci\u00f3n de las caracter\u00edsticas del transistor depende de la dureza de la ruptura, de su posici\u00f3n a lo largo del canal y de la geometr\u00eda del dispositivo.<\/p>\n Descripci\u00f3n post-ruptura del comportamiento el\u00e9ctrico de los dispositivos basados en SiO2. <\/strong>El estr\u00e9s el\u00e9ctrico conduce a un aumento de las fugas por la puerta y tambi\u00e9n a una variaci\u00f3n de la conducci\u00f3n a lo largo del canal. La variaci\u00f3n de la conducci\u00f3n a lo largo del canal se ha descrito mediante el modelo BSIM4 del transistor, usando un nuevo conjunto de par\u00e1metros. Por otro lado, la corriente de puerta de post-ruptura se modela mediante la adici\u00f3n de circuitos externos (fuentes de corriente o combinaciones de diodo y resistencia). Esta descripci\u00f3n de los MOSFET despu\u00e9s de la ruptura puede ser f\u00e1cilmente incluida en un simulador de circuitos.<\/p>\n <\/p>\n Efecto de la degradaci\u00f3n del diel\u00e9ctrico de puerta en el funcionamiento circuital<\/span><\/span><\/p>\n <\/p>\n Simulaci\u00f3n de fiabilidad de un circuito: inclusi\u00f3n del fallo de un transistor con diel\u00e9ctrico SiO2. <\/strong>Los modelos desarrollados para los dispositivos degradados \/ rotos se han incluido en un simulador de circuitos para analizar el impacto de la degradaci\u00f3n y ruptura diel\u00e9ctrica en el funcionamiento circuital. El comportamiento de un espejo de corriente NMOS est\u00e1 fuertemente afectado por la variaci\u00f3n de la corriente de canal mientras que los flip-flops RS se ven m\u00e1s afectados por la corriente de post-ruptura de la puerta.<\/p>\n Fiabilidad SRAM. <\/strong>Se ha analizado el efecto de la ruptura del \u00f3xido de puerta en la estabilidad de celdas de memoria SRAM. Las celdas han mostrado un peor funcionamiento cuando la ruptura del \u00f3xido de puerta se localiza cerca de la fuente de los transistores n-FET. Las corrientes de fuga comparables a la corriente en on del transistor p-FET provocan una reducci\u00f3n del 50% del margen de ruido est\u00e1tico de la celda. Los resultados son indicativos de las fugas derivadas de la ruptura del \u00f3xido que pueden ser permisibles para un correcto funcionamiento de las celdas.<\/p>\n Efecto de la degradaci\u00f3n del \u00f3xido en el funcionamiento de inversores CMOS.<\/strong> Se ha estudiado experimentalmente el efecto de la degradaci\u00f3n del diel\u00e9ctrico del n-FET y p-FET de inversores CMOS. Los resultados, que han sido tambi\u00e9n correctamente simulados, muestran un aumento\/disminuci\u00f3n de la parte baja\/alta de la curva de transferencia del inversor as\u00ed como un desplazamiento de la misma hacia la derecha\/izquierda cuando el n-FET\/p-FET est\u00e1 degradado entre puerta y drenador.<\/p>\n Impacto del Negative Bias Temperature Instability (NBTI) en dispositivos e inversores CMOS. <\/strong>Se ha analizado el efecto del NBTI a muy altas frecuencias, utilizando circuitos \u2018on-chip\u2019 dise\u00f1ados a tal efecto. A nivel de transistor, la tensi\u00f3n umbral (VT) obtenida tras haber estresado el dispositivo mediante NBTI var\u00eda durante el estr\u00e9s din\u00e1mico (1Hz-2GHz) la mitad de lo obtenido al estresar el transistor bajo condiciones DC. A nivel de circuito, tal y como se prev\u00e9 experimentalmente, la variaci\u00f3n del punto de m\u00e1xima ganancia de la curva de transferencia de un inversor CMOS es aproximadamente la mitad de la variaci\u00f3n observada en la tensi\u00f3n umbral de un transistor PMOS, independientemente de la frecuencia. Este resultado demuestra que el impacto del NBTI en un inversor CMOS es debido a la influencia del NBTI en el transistor PMOS del inversor.<\/p>\n Variabilidad dependiente del tiempo relacionada con efectos BTI en MOSFETs.<\/strong> Se ha propuesto un nuevo m\u00e9todo de simulaci\u00f3n basado en la combinaci\u00f3n de simulaciones SPICE y Monte Carlo para evaluar el impacto de la variabilidad asociada al proceso de fabricaci\u00f3n y a la degradaci\u00f3n del \u00f3xido en funci\u00f3n del tiempo en el funcionamiento de dispositivos y circuitos. A nivel de dispositivo, el m\u00e9todo es capaz de reproducir las observaciones experimentales modificando solamente dos de los par\u00e1metros del modelo BSIM4 de transistor. A nivel de circuito, la metodolog\u00eda propuesta se ha utilizado para evaluar la ganancia y el ancho de banda de amplificadores diferenciales basados en transistores NMOS teniendo en cuenta los efectos del estr\u00e9s y de variabilidad observados a nivel de dispositivo.<\/p>\n Probabilidad de fallo de amplificadores diferenciales en funci\u00f3n del tiempo de estr\u00e9s y la dispersi\u00f3n de la tensi\u00f3n umbral del transistor asociada al proceso de fabricaci\u00f3n. La variabilidad del proceso de fabricaci\u00f3n puede tener una gran influencia en la fiabilidad.<\/span><\/span><\/p>\n <\/p>\n Caracterizaci\u00f3n el\u00e9ctrica y fiabilidad de dispositivos y circuitos con diel\u00e9ctrico de alta permitividad high-k<\/span><\/span><\/p>\n <\/p>\n Fiabilidad de dispositivos high-k. <\/strong>Capacidades con stack diel\u00e9ctrico formado por una capa de high-k y una capa interfacial de SiO2 han sido sometidas a estreses est\u00e1ticos y din\u00e1micos. El estr\u00e9s est\u00e1tico causa la mayor degradaci\u00f3n de los dispositivos, seguido por el unipolar y el bipolar. Bajo las mismas condiciones de estr\u00e9s, los dispositivos con menor grosor de la capa de SiO2 (para un mismo grosor de capa de high-k) presentan una mayor degradaci\u00f3n, lo que indica que la capa interfacial juega un papel importante en la degradaci\u00f3n y ruptura del stack.<\/p>\n Fiabilidad de circuitos basados en high-k. <\/strong>Se ha evaluado la influencia de la puerta de metal sobre la fiabilidad de un espejo de corriente NMOS. Los circuitos fabricados con dispositivos con puerta de TiN son m\u00e1s robustos al estr\u00e9s el\u00e9ctrico que aquellos fabricados con dispositivos con puerta de poly-Si.<\/p>\n Degradaci\u00f3n por portadores calientes (CHC). <\/strong>Se ha propuesto una nueva explicaci\u00f3n a la disminuci\u00f3n del tiempo de vida para corrientes de drenador elevadas observado en transistores de canal corto con diel\u00e9ctrico high-k sometidos a estr\u00e9s CHC.<\/p>\n Reversibilidad de la ruptura diel\u00e9ctrica.<\/strong> El fen\u00f3meno del \u201cresistive switching\u201c consiste en el cambio de conductividad del diel\u00e9ctrico de puerta de estructuras Metal-Insulator-Metal (MIM) y Metal-Insulator-Semiconductor (MIS) y produce que la muestra pueda pasar de un estado conductivo \u201cON state\u201d a un estado menos conductivo \u201cOFF state\u201d mediante la aplicaci\u00f3n de tensiones adecuadas. Nosotros hemos observado que el fen\u00f3meno del \u201cresistive switching\u201d se puede producir en dispositivos MIS con diel\u00e9ctrico high-k ultradelgado (de pocos nan\u00f3metros de grosor) basado en Hafnio, completamente compatibles con la tecnolog\u00eda de proceso CMOS y se ha asociado a la ruptura diel\u00e9ctrica del material, cuando se impone un l\u00edmite de corriente durante el transitorio de ruptura.<\/p>\n <\/p>\n Izquierda: <\/span><\/strong>Curvas IG-VG medidas en un p-MOSFET despu\u00e9s de sucesivas iteraciones de Current Limited-Ramp Voltage Stress (CL-RVS) y Ramp Voltage Stress (RVS). Una elevada corriente se registra despu\u00e9s de la ruptura limitada en corriente (IBD) que cae repentinamente despu\u00e9s de VR. Durante el CL-RVS del siguiente ciclo, la corriente de puerta (IR) es mayor que la corriente fresca (IF) pero m\u00e1s baja que IBD, lo que indica una recuperaci\u00f3n parcial de las propiedades del diel\u00e9ctrico.<\/span><\/p>\n Derecha:<\/span><\/strong> Arriba: Simulaci\u00f3n de un oscilador en anillo de 5 etapas para analizar el efecto de la ruptura diel\u00e9ctrica y su recuperaci\u00f3n en el funcionamiento del circuito. Se consider\u00f3 que la ruptura estaba localizada en el drenador del transistor p-MOS de la tercera etapa. Las caracter\u00edsticas el\u00e9ctricas del p-MOS se han descrito usando los modelos BSIM4 y D-R (zoom). <\/span><\/p>\n Abajo:<\/span><\/strong> Respuesta del circuito cuando el transistor p-MOS de la tercera etapa es fresco (\u25a0), trabajando en ruptura (\u25b2) o tras la recuperaci\u00f3n de la ruptura (\u25cf).<\/span><\/p>\n <\/p>\n Modelizaci\u00f3n de los mecanismos de fallo para el estudio de la fiabilidad de sistemas complejos<\/span><\/span><\/p>\n <\/p>\n Modelizaci\u00f3n mediante aproximaci\u00f3n por tramos de la corriente de ruptura de puerta de dispositivos MOS.<\/strong> Esta es una aproximaci\u00f3n orientada al dise\u00f1o de circuitos que tiene en cuenta la naturaleza estad\u00edstica del fen\u00f3meno de ruptura y es capaz de considerar la variabilidad en la corriente y el tiempo de ruptura. El modelo permite incluir la historia del estr\u00e9s y es f\u00e1cilmente extensible a diferentes geometr\u00edas de transistor y condiciones de operaci\u00f3n. El modelo de aproximaci\u00f3n por tramos se ha aplicado al estudio de la ruptura diel\u00e9ctrica en un espejo de corriente.<\/p>\n Circuito equivalente de la componente recuperable del BTI.<\/strong> El circuito, basado en diodos y capacidades para poder incluirlo f\u00e1cilmente en un simulador circuital, es capaz de reproducir correctamente las dependencias con el estr\u00e9s, relajaci\u00f3n, tensi\u00f3n, frecuencia y ciclo de trabajo de la componente recuperable del BTI. El modelo permite la extrapolaci\u00f3n de los efectos del BTI para tiempos de estr\u00e9s muy elevados y ha sido utilizado para evaluar la influencia del BTI en el tiempo de retardo de inversores CMOS.<\/p>\n <\/p>\n <\/p>\n PUBLICACIONES RELEVANTES<\/em><\/strong><\/span><\/p>\n <\/p>\n En el entorno circuital, la fiabilidad de los dispositivos electr\u00f3nicos puede diferir sustancialmente de la que se determina mediante pruebas de laboratorio. En este sentido, en los \u00faltimos a\u00f1os, el problema de la evaluaci\u00f3n de la fiabilidad ha sido reformulado, cuestionando el correcto comportamiento de los circuitos tras el fallo del dispositivo. Desde este nuevo […]<\/p>\n","protected":false},"author":20,"featured_media":0,"parent":0,"menu_order":0,"comment_status":"closed","ping_status":"closed","template":"","meta":{"footnotes":""},"class_list":["post-201","page","type-page","status-publish","hentry"],"_links":{"self":[{"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/pages\/201","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/users\/20"}],"replies":[{"embeddable":true,"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/comments?post=201"}],"version-history":[{"count":0,"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/pages\/201\/revisions"}],"wp:attachment":[{"href":"https:\/\/webs.uab.cat\/redec\/es\/wp-json\/wp\/v2\/media?parent=201"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}![\"Probabilitat](\"http:\/\/grupsderecerca.uab.cat\/redec\/sites\/grupsderecerca.uab.cat.redec\/files\/images\/dialectricos_clip_image002.gif\" "\\"Probabilitat")
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