{"id":200,"date":"2011-05-16T15:30:12","date_gmt":"2011-05-16T13:30:12","guid":{"rendered":"https:\/\/webs.uab.cat\/redec\/impacte-dels-mecanismes-de-fallada-en-el-funcionament-de-dispositius-i-circuits\/"},"modified":"2011-05-16T15:30:12","modified_gmt":"2011-05-16T13:30:12","slug":"impacte-dels-mecanismes-de-fallada-en-el-funcionament-de-dispositius-i-circuits","status":"publish","type":"page","link":"https:\/\/webs.uab.cat\/redec\/impacte-dels-mecanismes-de-fallada-en-el-funcionament-de-dispositius-i-circuits\/","title":{"rendered":"Impacte dels mecanismes de fallada en el funcionament de dispositius i circuits"},"content":{"rendered":"

A l\u2019entorn circuital, la fiabilitat dels dispositius electr\u00f2nics pot diferir substancialment de la que es determina mitjan\u00e7ant proves de laboratori en dispositius a\u00efllats. En aquest sentit, als \u00faltims anys, s\u2019est\u00e0 reformulant el problema de l\u2019avaluaci\u00f3 de la fiabilitat de les tecnologies CMOS, passant a q\u00fcestionar-se el correcte comportament dels circuits despr\u00e9s de la fallada del dispositiu. Des d\u2019aquest nou punt de vista, \u00e9s essencial entendre com afecten els diferents mecanismes de fallada al comportament el\u00e8ctric dels MOSFET, coneixement que no pot ser adquirit sense la perspectiva dels fen\u00f2mens f\u00edsics que tenen lloc. La introducci\u00f3 de materials d\u2019alta permitivitat (high-k) planteja noves q\u00fcestions referents a la fiabilitat dels dispositius i dels circuits que els integren. La variabilitat pr\u00f2pia de les tecnologies CMOS del node 45nm i inferiors ha de ser tamb\u00e9 inclosa en aquest estudi.<\/p>\n

La investigaci\u00f3 de REDEC <\/strong>en aquest camp es centra en l\u2019estudi de l\u2019efecte de la fallada del diel\u00e8ctric de porta per efecte de l\u2019estr\u00e8s el\u00e8ctric en les caracter\u00edstiques el\u00e8ctriques dels dispositius i en la seva descripci\u00f3 SPICE, per poder aix\u00ed introduir la fiabilitat com un factor m\u00e9s a tenir en compte durant la etapa inicial del disseny del circuit. Els mecanismes de fallada en els que REDEC <\/strong>es centra s\u00f3n la ruptura diel\u00e8ctrica (TDDB, de l\u2019angl\u00e8s Time Dependent Dielectric Breakdown), inestabilitats per tensi\u00f3 i temperatura, (BTI, Bias Temperature Instability) i la degradaci\u00f3 per portadors calents (CHC, Channel Hot Carrier), tant en dispositius basats en SiO2 com en diel\u00e8ctrics high-k.<\/p>\n

 <\/p>\n

ALGUNS RESULTATS<\/em><\/strong><\/span><\/p>\n

Degradaci\u00f3 i ruptura en dispositius amb diel\u00e8ctric SiO2<\/span><\/span><\/p>\n

 <\/p>\n

Caracteritzaci\u00f3 de la degradaci\u00f3 i ruptura de dispositius basats en diel\u00e8ctric SiO2.<\/strong> La degradaci\u00f3 de l\u2019\u00f2xid de porta produeix una disminuci\u00f3 del corrent de saturaci\u00f3 i un augment de la tensi\u00f3 llindar i de la transconduct\u00e0ncia del transistor. Aquest efectes s\u2019han trobat encara amb m\u00e9s impacte en transistors FinFETS respecte dels MOSFET. Els resultats sobre ruptura mostren que la variaci\u00f3 de les caracter\u00edstiques del transistor depenen de la duresa de la ruptura, de la seva posici\u00f3 al llarg del canal i de la geometria del dispositiu.<\/p>\n

Descripci\u00f3 post-ruptura del comportament el\u00e8ctric dels dispositius basats en SiO2<\/strong>. L\u2019estr\u00e8s el\u00e8ctric condueix a un augment de les fuites per la porta i tamb\u00e9 a una variaci\u00f3 de la conducci\u00f3 al llarg del canal. La variaci\u00f3 de la conducci\u00f3 al llarg del canal s\u2019ha descrit amb el model BSIM4 del transistor, fent servir un nou conjunt de par\u00e0metres. Per altra banda, el corrent de porta de post-ruptura es modela mitjan\u00e7ant l\u2019adici\u00f3 de circuits externs (fonts de corrent o combinacions de d\u00edode i resist\u00e8ncia). Aquesta descripci\u00f3 dels MOSFET despr\u00e9s de la ruptura pot ser f\u00e0cilment afegida a un simulador de circuits.<\/p>\n

 <\/p>\n

Efecte de la degradaci\u00f3 del diel\u00e8ctric de porta en el funcionament circuital<\/span><\/span><\/p>\n

 <\/p>\n

Simulaci\u00f3 de fiabilitat d\u2019un circuit: inclusi\u00f3 de la fallada d\u2019un transistor amb diel\u00e8ctric SiO2.<\/strong> Els models desenvolupats pels dispositius degradats \/ trencats s\u2019han incl\u00f2s en simulador de circuits per analitzar l\u2019impacte de la degradaci\u00f3 i ruptura diel\u00e8ctrica en el funcionament circuital. El comportament d\u2019un mirall de corrent NMOS est\u00e0 fortament afectat per la variaci\u00f3 del corrent del canal mentre que els flip-flops RS es veuen m\u00e9s afectats per la corrent de post-ruptura de la porta.<\/p>\n

Fiabilitat SRAM. <\/strong>S\u2019ha analitzat l\u2019efecte de la ruptura de l\u2019\u00f2xid de porta en l\u2019estabilitat de las cel\u00b7les de mem\u00f2ria SRAM. Les cel\u00b7les han mostrat un pitjor funcionament quan la ruptura de l\u2019\u00f2xid de porta es localitza entre la porta i la font d\u2019un transistor n-FET. Els corrents de fuita comparables al corrent on del transistor p-FET produeixen una reducci\u00f3 del 50% del marge de soroll est\u00e0tic de la c\u00e8l\u00b7lula. Els resultats s\u00f3n indicatius de les fuites derivades de la ruptura de l\u2019\u00f2xid que es poden permetre per un correcte funcionament de les cel\u00b7les.<\/p>\n

Efecte de la degradaci\u00f3 de l\u2019\u00f2xid en el funcionament d\u2019inversors CMOS.<\/strong> S\u2019ha estudiat experimentalment l\u2019efecte de la degradaci\u00f3 del diel\u00e8ctric en el n-FET i p-FET d\u2019inversors CMOS. Els resultats, que han estat tamb\u00e9 correctament simulats, mostren un augment\/disminuci\u00f3 de la part baixa\/alta de la corba de transfer\u00e8ncia de l\u2019inversor aix\u00ed com un despla\u00e7ament de la mateixa cap a la dreta\/esquerra quan el n-FET\/p-FET est\u00e0 degradat entre la porta i el drenador.<\/p>\n

Impacte del Negative Bias Temperature Instability (NBTI) en dispositius e inversors CMOS.<\/strong> S\u2019ha analitzat l\u2019efecte del NBTI a molt altes freq\u00fc\u00e8ncies, fent servir circuits \u2018on-chip\u2019 dissenyats amb aquest prop\u00f2sit. Despr\u00e8s de estressar el transistor, la tensi\u00f3 llindar canvia durant l\u2019estr\u00e8s din\u00e0mic (1Hz-2GHz) la meitat de la obtinguda al estressar el transistor sota condicions DC. A nivell de circuit, la variaci\u00f3 del punt de m\u00e0xim guany de la corba de transfer\u00e8ncia d\u2019un inversor CMOS \u00e9s aproximadament la meitat de la variaci\u00f3 observada en VT d\u2019un transistor PMOS, independentment de la freq\u00fc\u00e8ncia d\u2019estr\u00e8s. Aquest resultat demostra que l\u2019impacte del NBTI en un inversor CMOS \u00e9s degut a la influ\u00e8ncia del NBTI en el transistor pMOS del inversor.<\/p>\n

Variabilitat depenent del temps relacionada amb efectes BTI en MOSFETs.<\/strong> S\u2019ha proposat un nou m\u00e8tode de simulaci\u00f3 basat en la combinaci\u00f3 de simulacions SPICE i Monte Carlo per avaluar l\u2019impacte de les variacions del proc\u00e9s de fabricaci\u00f3 i de la degradaci\u00f3 de l\u2019\u00f2xid en funci\u00f3 del temps en el funcionament de dispositius i circuits. A nivell de dispositiu, el m\u00e8tode es capa\u00e7 de reproduir les observacions experimentals modificant solament dos dels par\u00e0metres del model BSIM4 de transistor. A nivell de circuit, la metodologia proposada s\u2019ha utilitzat per avaluar el guany i l\u2019ampla de banda d\u2019amplificadors diferencials basats en transistors NMOS tenint en compte els efectes de l\u2019estr\u00e8s i de variabilitat observats a nivell de dispositiu.<\/p>\n

\"Probabilitat<\/span><\/p>\n

Probabilitat de fallada d\u2019amplificadors diferencials en funci\u00f3 del temps d\u2019estr\u00e8s i de la dispersi\u00f3 de la tensi\u00f3 llindar associada al proc\u00e9s de fabricaci\u00f3. La variabilitat del proc\u00e9s de fabricaci\u00f3 pot tenir una gran influencia en la fiabilitat.<\/span><\/span><\/span><\/p>\n

 <\/p>\n

Caracteritzaci\u00f3 el\u00e8ctrica i fiabilitat de dispositius i circuits amb diel\u00e8ctric d\u2019alta permitivitat high-k<\/span><\/span><\/p>\n

 <\/p>\n

Fiabilitat de dispositius high-k. <\/strong>Capacitats amb stack diel\u00e8ctric format per una capa de high-k i una capa interficial de SiO2 han estat sotmeses a estressos est\u00e0tics i din\u00e0mics. L\u2019estr\u00e9s est\u00e0tic causa la major degradaci\u00f3 dels dispositius, seguit per l\u2019unipolar i el bipolar. Sota les mateixes condicions d\u2019estr\u00e8s, dispositius amb menor gruix de capa de SiO2 (essent la capa de high-k igual) presenten una major degradaci\u00f3. Aix\u00f2 indica que la capa interficial juga un paper important en la degradaci\u00f3 i la ruptura del stack.<\/p>\n

Fiabilitat dels circuits basats en high-k. <\/strong>S\u2019ha evaluat la influ\u00e8ncia de la porta de metall en la fiabilitat d\u2019un mirall de corrent NMOS. Els circuits fabricats amb dispositius amb porta de TiN s\u00f3n m\u00e9s robustos a l\u2019estr\u00e8s el\u00e8ctric que aquells fabricats amb dispositius amb porta de poly-Si.<\/p>\n

Degradaci\u00f3 per portadors calents (CHC).<\/strong> S\u2018ha proposat una nova explicaci\u00f3 a la disminuci\u00f3 del temps de vida per a corrents de drenador elevades observat en transistors de canal curt amb diel\u00e8ctric high-k sotmesos a estr\u00e8s CHC.<\/p>\n

Reversibilitat de la ruptura diel\u00e8ctrica:<\/strong> El fenomen del \u201cresistive switching\u201d consisteix en el canvi de conductivitat del diel\u00e8ctric de porta d’estructures Metal-Insulator-Metal (MIM) i Metal-Insulator-Semiconductor (MIS) i produeix que la mostra pugui passar d\u2019un estat conductiu \u201cON state\u201d a un estat menys conductiu \u201cOFF state\u201d mitjan\u00e7ant l’aplicaci\u00f3 de tensions adequades. Nosaltres hem observat que el fenomen del \u201cresistive switching\u201d es pot produir en dispositius MIS amb diel\u00e8ctric high-k ultra-prim (de pocs nan\u00f2metres de gruix) basat en Hafni, completament compatibles amb la tecnologia de proc\u00e9s CMOS i s\u2019ha associat a la ruptura diel\u00e8ctrica del material, quan s\u2019imposa un l\u00edmit de corrent durant el transitori de ruptura.<\/p>\n

 <\/p>\n

\"Esquerra:<\/span><\/p>\n

Esquerra<\/span><\/strong>: Corbes IG-VG mesurades en un p-MOSFET despr\u00e9s de successives iteracions de Current Limited- Ramp Voltage Stress (CL-RVS) i Ramp Voltage Stress (RVS). Un elevat corrent es registra despr\u00e9s de la ruptura limitada en corrent (IBD) que cau sobtadament despr\u00e9s de VR. Durant el CL-RVS del seg\u00fcent cicle el corrent de porta (IR) es m\u00e9s gran que el corrent fresc per\u00f2 menor que IBD, indicant una recuperaci\u00f3 parcial de les propietats del diel\u00e8ctric.<\/span><\/p>\n

Dreta<\/span><\/strong>: Dalt: Simulaci\u00f3 d\u2019un oscil\u00b7lador en anell de 5 etapes per analitzar l\u2019efecte de la ruptura diel\u00e8ctrica i la seva recuperaci\u00f3 en el funcionament del circuit. Es va considerar que la ruptura estava localitzada al drenador del transistor p-MOS de la tercera etapa. Les caracter\u00edstiques el\u00e8ctriques del p-MOS s\u2019han descrit mitjan\u00e7ant els models BSIM4 i D-R (zoom). <\/span><\/p>\n

Baix<\/span><\/strong>: Resposta del circuit quan el transistor p-MOS de la tercera etapa \u00e9s fresc (\u25a0), treballant en ruptura (\u25b2), o despr\u00e9s de la recuperaci\u00f3 de la ruptura (\u25cf).<\/span><\/p>\n

 <\/p>\n

Modelitzaci\u00f3 dels mecanismes de fallada per a estudis de fiabilitat de sistemes complexos<\/span><\/span><\/p>\n

 <\/p>\n

Modelitzaci\u00f3 mitjan\u00e7ant aproximaci\u00f3 per trams del corrent de ruptura de porta de dispositius MOS.<\/strong> Aquesta \u00e9s una aproximaci\u00f3 orientada al disseny de circuits que t\u00e9 en compte la naturalesa estad\u00edstica del fenomen de ruptura i \u00e9s capa\u00e7 de considerar la variabilitat en el corrent i el temps de ruptura. El model permet incloure la hist\u00f2ria de l\u2019estr\u00e8s i \u00e9s f\u00e0cilment extensible a diferents geometries de transistor i condicions d\u2019operaci\u00f3. El model d\u2019aproximaci\u00f3 per trams s\u2019ha aplicat a l\u2019estudi de la ruptura diel\u00e8ctrica en un mirall de corrent.<\/p>\n

Circuit equivalent de la component recuperable del BTI.<\/strong> El circuit est\u00e0 basat en d\u00edodes i capacitats que permeten que sigui f\u00e0cilment incl\u00f2s en un simulador circuital. \u00c9s capa\u00e7 de reproduir correctament les depend\u00e8ncies amb l\u2019estr\u00e8s, relaxaci\u00f3, tensi\u00f3, freq\u00fc\u00e8ncia i cicle de treball de la component recuperable del BTI. El model permet la extrapolaci\u00f3 dels efectes del BTI per a temps d\u2019estr\u00e8s elevats i ha estat utilitzat per avaluar la influ\u00e8ncia del BTI en el temps de retard d\u2019inversors CMOS.<\/p>\n

 <\/p>\n

 <\/p>\n

PUBLICACIONS RELLEVANTS<\/em><\/strong><\/span><\/p>\n

 <\/p>\n