En el entorno circuital, la fiabilidad de los dispositivos electrónicos puede diferir sustancialmente de la que se determina mediante pruebas de laboratorio. En este sentido, en los últimos años, el problema de la evaluación de la fiabilidad ha sido reformulado, cuestionando el correcto comportamiento de los circuitos tras el fallo del dispositivo. Desde este nuevo punto de vista, es esencial entender cómo los diferentes mecanismos de fallo afectan el comportamiento de los MOSFET, un conocimiento que no puede ser adquirido sin la perspectiva de los fenómenos físicos que tienen lugar. La introducción de materiales dieléctricos con alta permitividad (high-k) plantea nuevas cuestiones relacionadas con la fiabilidad de los dispositivos. La variabilidad propia de las tecnologías CMOS del nodo de 45nm e inferiores debe también ser incluida en el estudio.

La investigación de REDEC en este campo se centra en el estudio del efecto del fallo del dieléctrico de puerta por efecto del estrés eléctrico en las características eléctricas de los dispositivos y en su descripción SPICE, para poder así introducir la fiabilidad como factor a tener en cuenta durante la etapa inicial del diseño del circuito integrado. Los mecanismos de fallo considerados por REDEC son la ruptura dieléctrica ( TDDB, del inglés Time Dependent Dielectric Breakdown), inestabilidades por tensión y temperatura (Bias Temperature Instability, BTI) y la degradación por portadores calientes (Channel Hot Carrier degradation, CHC), tanto en dispositivos basados en SiO2 como en dieléctricos high-k.

ALGUNOS RESULTADOS

Degradación y ruptura en dispositivos con dieléctrico SiO2

 

Caracterización de la degradación y ruptura de dispositivos basados en dieléctrico SiO2. La degradación del óxido de puerta produce una disminución de la corriente de saturación y un aumento de la tensión umbral y de la transconductancia del transistor. Estos efectos también se han encontrado todavía con más impacto en transistores FinFET. Los resultados sobre ruptura dieléctrica muestran que la variación de las características del transistor depende de la dureza de la ruptura, de su posición a lo largo del canal y de la geometría del dispositivo.

Descripción post-ruptura del comportamiento eléctrico de los dispositivos basados en SiO2. El estrés eléctrico conduce a un aumento de las fugas por la puerta y también a una variación de la conducción a lo largo del canal. La variación de la conducción a lo largo del canal se ha descrito mediante el modelo BSIM4 del transistor, usando un nuevo conjunto de parámetros. Por otro lado, la corriente de puerta de post-ruptura se modela mediante la adición de circuitos externos (fuentes de corriente o combinaciones de diodo y resistencia). Esta descripción de los MOSFET después de la ruptura puede ser fácilmente incluida en un simulador de circuitos.

 

Efecto de la degradación del dieléctrico de puerta en el funcionamiento circuital

 

Simulación de fiabilidad de un circuito: inclusión del fallo de un transistor con dieléctrico SiO2. Los modelos desarrollados para los dispositivos degradados / rotos se han incluido en un simulador de circuitos para analizar el impacto de la degradación y ruptura dieléctrica en el funcionamiento circuital. El comportamiento de un espejo de corriente NMOS está fuertemente afectado por la variación de la corriente de canal mientras que los flip-flops RS se ven más afectados por la corriente de post-ruptura de la puerta.

Fiabilidad SRAM. Se ha analizado el efecto de la ruptura del óxido de puerta en la estabilidad de celdas de memoria SRAM. Las celdas han mostrado un peor funcionamiento cuando la ruptura del óxido de puerta se localiza cerca de la fuente de los transistores n-FET. Las corrientes de fuga comparables a la corriente en on del transistor p-FET provocan una reducción del 50% del margen de ruido estático de la celda. Los resultados son indicativos de las fugas derivadas de la ruptura del óxido que pueden ser permisibles para un correcto funcionamiento de las celdas.

Efecto de la degradación del óxido en el funcionamiento de inversores CMOS. Se ha estudiado experimentalmente el efecto de la degradación del dieléctrico del n-FET y p-FET de inversores CMOS. Los resultados, que han sido también correctamente simulados, muestran un aumento/disminución de la parte baja/alta de la curva de transferencia del inversor así como un desplazamiento de la misma hacia la derecha/izquierda cuando el n-FET/p-FET está degradado entre puerta y drenador.

Impacto del Negative Bias Temperature Instability (NBTI) en dispositivos e inversores CMOS. Se ha analizado el efecto del NBTI a muy altas frecuencias, utilizando circuitos ‘on-chip’ diseñados a tal efecto. A nivel de transistor, la tensión umbral (VT) obtenida tras haber estresado el dispositivo mediante NBTI varía durante el estrés dinámico (1Hz-2GHz) la mitad de lo obtenido al estresar el transistor bajo condiciones DC. A nivel de circuito, tal y como se prevé experimentalmente, la variación del punto de máxima ganancia de la curva de transferencia de un inversor CMOS es aproximadamente la mitad de la variación observada en la tensión umbral de un transistor PMOS, independientemente de la frecuencia. Este resultado demuestra que el impacto del NBTI en un inversor CMOS es debido a la influencia del NBTI en el transistor PMOS del inversor.

Variabilidad dependiente del tiempo relacionada con efectos BTI en MOSFETs. Se ha propuesto un nuevo método de simulación basado en la combinación de simulaciones SPICE y Monte Carlo para evaluar el impacto de la variabilidad asociada al proceso de fabricación y a la degradación del óxido en función del tiempo en el funcionamiento de dispositivos y circuitos. A nivel de dispositivo, el método es capaz de reproducir las observaciones experimentales modificando solamente dos de los parámetros del modelo BSIM4 de transistor. A nivel de circuito, la metodología propuesta se ha utilizado para evaluar la ganancia y el ancho de banda de amplificadores diferenciales basados en transistores NMOS teniendo en cuenta los efectos del estrés y de variabilidad observados a nivel de dispositivo.

Probabilitat de fallada d’amplificadors diferencials en funció del temps d’estrès i de la dispersió de la tensió llindar associada al procés de fabricació. La variabilitat del procés de fabricació pot tenir una gran influencia en la fiabilitat.

Probabilidad de fallo de amplificadores diferenciales en función del tiempo de estrés y la dispersión de la tensión umbral del transistor asociada al proceso de fabricación. La variabilidad del proceso de fabricación puede tener una gran influencia en la fiabilidad.

 

Caracterización eléctrica y fiabilidad de dispositivos y circuitos con dieléctrico de alta permitividad high-k

 

Fiabilidad de dispositivos high-k. Capacidades con stack dieléctrico formado por una capa de high-k y una capa interfacial de SiO2 han sido sometidas a estreses estáticos y dinámicos. El estrés estático causa la mayor degradación de los dispositivos, seguido por el unipolar y el bipolar. Bajo las mismas condiciones de estrés, los dispositivos con menor grosor de la capa de SiO2 (para un mismo grosor de capa de high-k) presentan una mayor degradación, lo que indica que la capa interfacial juega un papel importante en la degradación y ruptura del stack.

Fiabilidad de circuitos basados en high-k. Se ha evaluado la influencia de la puerta de metal sobre la fiabilidad de un espejo de corriente NMOS. Los circuitos fabricados con dispositivos con puerta de TiN son más robustos al estrés eléctrico que aquellos fabricados con dispositivos con puerta de poly-Si.

Degradación por portadores calientes (CHC). Se ha propuesto una nueva explicación a la disminución del tiempo de vida para corrientes de drenador elevadas observado en transistores de canal corto con dieléctrico high-k sometidos a estrés CHC.

Reversibilidad de la ruptura dieléctrica. El fenómeno del “resistive switching“ consiste en el cambio de conductividad del dieléctrico de puerta de estructuras Metal-Insulator-Metal (MIM) y Metal-Insulator-Semiconductor (MIS) y produce que la muestra pueda pasar de un estado conductivo “ON state” a un estado menos conductivo “OFF state” mediante la aplicación de tensiones adecuadas. Nosotros hemos observado que el fenómeno del “resistive switching” se puede producir en dispositivos MIS con dieléctrico high-k ultradelgado (de pocos nanómetros de grosor) basado en Hafnio, completamente compatibles con la tecnología de proceso CMOS y se ha asociado a la ruptura dieléctrica del material, cuando se impone un límite de corriente durante el transitorio de ruptura.

 

Esquerra: Corbes IG-VG mesurades en un p-MOSFET després de successives iteracions de Current Limited- Ramp Voltage Stress (CL-RVS) i Ramp Voltage Stress (RVS). Un elevat corrent es registra després de la ruptura limitada en corrent (IBD) que cau sobtadame

Izquierda: Curvas IG-VG medidas en un p-MOSFET después de sucesivas iteraciones de Current Limited-Ramp Voltage Stress (CL-RVS) y Ramp Voltage Stress (RVS). Una elevada corriente se registra después de la ruptura limitada en corriente (IBD) que cae repentinamente después de VR. Durante el CL-RVS del siguiente ciclo, la corriente de puerta (IR) es mayor que la corriente fresca (IF) pero más baja que IBD, lo que indica una recuperación parcial de las propiedades del dieléctrico.

Derecha: Arriba: Simulación de un oscilador en anillo de 5 etapas para analizar el efecto de la ruptura dieléctrica y su recuperación en el funcionamiento del circuito. Se consideró que la ruptura estaba localizada en el drenador del transistor p-MOS de la tercera etapa. Las características eléctricas del p-MOS se han descrito usando los modelos BSIM4 y D-R (zoom).

Abajo: Respuesta del circuito cuando el transistor p-MOS de la tercera etapa es fresco (■), trabajando en ruptura (▲) o tras la recuperación de la ruptura (●).

 

Modelización de los mecanismos de fallo para el estudio de la fiabilidad de sistemas complejos

 

Modelización mediante aproximación por tramos de la corriente de ruptura de puerta de dispositivos MOS. Esta es una aproximación orientada al diseño de circuitos que tiene en cuenta la naturaleza estadística del fenómeno de ruptura y es capaz de considerar la variabilidad en la corriente y el tiempo de ruptura. El modelo permite incluir la historia del estrés y es fácilmente extensible a diferentes geometrías de transistor y condiciones de operación. El modelo de aproximación por tramos se ha aplicado al estudio de la ruptura dieléctrica en un espejo de corriente.

Circuito equivalente de la componente recuperable del BTI. El circuito, basado en diodos y capacidades para poder incluirlo fácilmente en un simulador circuital, es capaz de reproducir correctamente las dependencias con el estrés, relajación, tensión, frecuencia y ciclo de trabajo de la componente recuperable del BTI. El modelo permite la extrapolación de los efectos del BTI para tiempos de estrés muy elevados y ha sido utilizado para evaluar la influencia del BTI en el tiempo de retardo de inversores CMOS.

 

 

PUBLICACIONES RELEVANTES

 

  • A. Crespo-Yepes, J. Martin-Martinez, A. Rothschild*, R. Rodriguez, M. Nafria and X. Aymerich, “Recovery of the MOSFET and circuit functionality after the Dielectric Breakdown of Ultra-Thin High-k Gate Stacks.”, IEEE Electron Device Letters, Vol. 31 (6), pp. 543-545, 2010.
  • E. Amat, R. Rodríguez, M Nafría, X. Aymerich, T. Kauerauf, R. Degraeve and G. Groeseneken, “New insights into the wide ID range Channel Hot-Carrier degradation in high-k based devices”, International Reliability Physics Symposium (IRPS), pp. 1028-1032, 2009.
  • J. Martín-Martínez, R. Rodríguez, M. Nafría and X. Aymerich, “Time-Dependent Variability Related to BTI effects in MOSFETs: Impact on CMOS Differential Amplifiers”, IEEE Transactions on Device and Materials Reliability, Vol. 9, pp. 305-310, 2009.
  • R. Fernández, J. Martín-Martínez, R. Rodríguez, M. Nafría and X. Aymerich, “Gate oxide wear-out and breakdown effects on the performance of analog and digital circuits”, IEEE Transactions on Electron Devices, Vol. 55, pp. 997-1004, 2008.
  • J. Martín-Martínez, R.Rodríguez, M. Nafría, X. Aymerich, B. Kaczer and G. Groeseneken, “An equivalent circuit model for the recovery component of BTI”, Proc. European Solid State Devices and Research Conference, pp. 55-58, 2008.
  • R. Fernández, R. Rodríguez, M. Nafría, X. Aymerich, “Effect of oxide breakdown on RS latches”, Microelectronics Reliability, Vol. 47, pp. 581-584 (2007)
  • J. Martín-Martínez, R.Rodríguez, M.Nafría, X.Aymerich, J.H.Stathis, “Worn-out oxide MOSFET characteristics: Role of gate current and device parameters on a current mirror”, Microelectronics Reliability, Vol. 47, pp. 665-668, 2007.
  • E. Amat, R. Rodríguez, M. Nafría, X. Aymerich, J.H. Stathis, “Influence of the SiO2 layer thickness on the degradation of HfO2/SiO2 stacks subjected to static and dynamic stress conditions”, Microelectronics Reliability, Vol 47, pp. 544-547, 2007.
  • R. Fernández, R. Rodríguez, M.Nafría y X. Aymerich, “MOSFET Output Characteristics After Oxide Breakdown”, Microelectronics Engineering, Vol. 84 (1), pp 31-36, 2007.
  • R. Fernández, B. Kaczer, A. Nackaerts, S. Demuynck, R. Rodríguez, M. Nafría and G. Groeseneken, “AC NBTI studied in the 1 Hz – 2 GHz range on dedicated on-chip CMOS circuits”, IEEE Int. Electron Device Meeting (IEDM) Tech. Digest, pp. 337-340, 2006.
  • R. Fernández, R. Rodríguez, M. Nafría and X. Aymerich, “Influence of oxide breakdown position and device aspect ratio on MOSFET’s output characteristics”, Microelectronics Reliability, Vol. 45(5-6), pp. 861-864, 2005.
  • R. Fernández, R. Rodríguez, M. Nafría and X. Aymerich, “A new approach to the modelling of oxide breakdown on CMOS circuits”, Microelectronics Reliability, Vol. 44, pp. 1519-1522, 2004.
  • R. Rodríguez, J. H. Stathis, B. P. Linder, “A model for gate oxide breakdown in CMOS inverters, IEEE Electron Device Letters, Vol. 24 (2), pp. 114-116, 2003.
  • R. Rodríguez, J. H. Stathis, B. P. Linder, S. Kowalczyk, C.T. Chuang, R.V. Joshi, G.Northrop, K. Bernstein, A. J. Bhavnagarwala, S. Lombardo, “The impact of gate oxide breakdown on SRAM stability”, IEEE Electron Device Letters, Vol. 23 (9), pp. 559-561, 2002.