A l’entorn circuital, la fiabilitat dels dispositius electrònics pot diferir substancialment de la que es determina mitjançant proves de laboratori en dispositius aïllats. En aquest sentit, als últims anys, s’està reformulant el problema de l’avaluació de la fiabilitat de les tecnologies CMOS, passant a qüestionar-se el correcte comportament dels circuits després de la fallada del dispositiu. Des d’aquest nou punt de vista, és essencial entendre com afecten els diferents mecanismes de fallada al comportament elèctric dels MOSFET, coneixement que no pot ser adquirit sense la perspectiva dels fenòmens físics que tenen lloc. La introducció de materials d’alta permitivitat (high-k) planteja noves qüestions referents a la fiabilitat dels dispositius i dels circuits que els integren. La variabilitat pròpia de les tecnologies CMOS del node 45nm i inferiors ha de ser també inclosa en aquest estudi.
La investigació de REDEC en aquest camp es centra en l’estudi de l’efecte de la fallada del dielèctric de porta per efecte de l’estrès elèctric en les característiques elèctriques dels dispositius i en la seva descripció SPICE, per poder així introduir la fiabilitat com un factor més a tenir en compte durant la etapa inicial del disseny del circuit. Els mecanismes de fallada en els que REDEC es centra són la ruptura dielèctrica (TDDB, de l’anglès Time Dependent Dielectric Breakdown), inestabilitats per tensió i temperatura, (BTI, Bias Temperature Instability) i la degradació per portadors calents (CHC, Channel Hot Carrier), tant en dispositius basats en SiO2 com en dielèctrics high-k.
ALGUNS RESULTATS
Degradació i ruptura en dispositius amb dielèctric SiO2
Caracterització de la degradació i ruptura de dispositius basats en dielèctric SiO2. La degradació de l’òxid de porta produeix una disminució del corrent de saturació i un augment de la tensió llindar i de la transconductància del transistor. Aquest efectes s’han trobat encara amb més impacte en transistors FinFETS respecte dels MOSFET. Els resultats sobre ruptura mostren que la variació de les característiques del transistor depenen de la duresa de la ruptura, de la seva posició al llarg del canal i de la geometria del dispositiu.
Descripció post-ruptura del comportament elèctric dels dispositius basats en SiO2. L’estrès elèctric condueix a un augment de les fuites per la porta i també a una variació de la conducció al llarg del canal. La variació de la conducció al llarg del canal s’ha descrit amb el model BSIM4 del transistor, fent servir un nou conjunt de paràmetres. Per altra banda, el corrent de porta de post-ruptura es modela mitjançant l’adició de circuits externs (fonts de corrent o combinacions de díode i resistència). Aquesta descripció dels MOSFET després de la ruptura pot ser fàcilment afegida a un simulador de circuits.
Efecte de la degradació del dielèctric de porta en el funcionament circuital
Simulació de fiabilitat d’un circuit: inclusió de la fallada d’un transistor amb dielèctric SiO2. Els models desenvolupats pels dispositius degradats / trencats s’han inclòs en simulador de circuits per analitzar l’impacte de la degradació i ruptura dielèctrica en el funcionament circuital. El comportament d’un mirall de corrent NMOS està fortament afectat per la variació del corrent del canal mentre que els flip-flops RS es veuen més afectats per la corrent de post-ruptura de la porta.
Fiabilitat SRAM. S’ha analitzat l’efecte de la ruptura de l’òxid de porta en l’estabilitat de las cel·les de memòria SRAM. Les cel·les han mostrat un pitjor funcionament quan la ruptura de l’òxid de porta es localitza entre la porta i la font d’un transistor n-FET. Els corrents de fuita comparables al corrent on del transistor p-FET produeixen una reducció del 50% del marge de soroll estàtic de la cèl·lula. Els resultats són indicatius de les fuites derivades de la ruptura de l’òxid que es poden permetre per un correcte funcionament de les cel·les.
Efecte de la degradació de l’òxid en el funcionament d’inversors CMOS. S’ha estudiat experimentalment l’efecte de la degradació del dielèctric en el n-FET i p-FET d’inversors CMOS. Els resultats, que han estat també correctament simulats, mostren un augment/disminució de la part baixa/alta de la corba de transferència de l’inversor així com un desplaçament de la mateixa cap a la dreta/esquerra quan el n-FET/p-FET està degradat entre la porta i el drenador.
Impacte del Negative Bias Temperature Instability (NBTI) en dispositius e inversors CMOS. S’ha analitzat l’efecte del NBTI a molt altes freqüències, fent servir circuits ‘on-chip’ dissenyats amb aquest propòsit. Desprès de estressar el transistor, la tensió llindar canvia durant l’estrès dinàmic (1Hz-2GHz) la meitat de la obtinguda al estressar el transistor sota condicions DC. A nivell de circuit, la variació del punt de màxim guany de la corba de transferència d’un inversor CMOS és aproximadament la meitat de la variació observada en VT d’un transistor PMOS, independentment de la freqüència d’estrès. Aquest resultat demostra que l’impacte del NBTI en un inversor CMOS és degut a la influència del NBTI en el transistor pMOS del inversor.
Variabilitat depenent del temps relacionada amb efectes BTI en MOSFETs. S’ha proposat un nou mètode de simulació basat en la combinació de simulacions SPICE i Monte Carlo per avaluar l’impacte de les variacions del procés de fabricació i de la degradació de l’òxid en funció del temps en el funcionament de dispositius i circuits. A nivell de dispositiu, el mètode es capaç de reproduir les observacions experimentals modificant solament dos dels paràmetres del model BSIM4 de transistor. A nivell de circuit, la metodologia proposada s’ha utilitzat per avaluar el guany i l’ampla de banda d’amplificadors diferencials basats en transistors NMOS tenint en compte els efectes de l’estrès i de variabilitat observats a nivell de dispositiu.
Probabilitat de fallada d’amplificadors diferencials en funció del temps d’estrès i de la dispersió de la tensió llindar associada al procés de fabricació. La variabilitat del procés de fabricació pot tenir una gran influencia en la fiabilitat.
Caracterització elèctrica i fiabilitat de dispositius i circuits amb dielèctric d’alta permitivitat high-k
Fiabilitat de dispositius high-k. Capacitats amb stack dielèctric format per una capa de high-k i una capa interficial de SiO2 han estat sotmeses a estressos estàtics i dinàmics. L’estrés estàtic causa la major degradació dels dispositius, seguit per l’unipolar i el bipolar. Sota les mateixes condicions d’estrès, dispositius amb menor gruix de capa de SiO2 (essent la capa de high-k igual) presenten una major degradació. Això indica que la capa interficial juga un paper important en la degradació i la ruptura del stack.
Fiabilitat dels circuits basats en high-k. S’ha evaluat la influència de la porta de metall en la fiabilitat d’un mirall de corrent NMOS. Els circuits fabricats amb dispositius amb porta de TiN són més robustos a l’estrès elèctric que aquells fabricats amb dispositius amb porta de poly-Si.
Degradació per portadors calents (CHC). S‘ha proposat una nova explicació a la disminució del temps de vida per a corrents de drenador elevades observat en transistors de canal curt amb dielèctric high-k sotmesos a estrès CHC.
Reversibilitat de la ruptura dielèctrica: El fenomen del “resistive switching” consisteix en el canvi de conductivitat del dielèctric de porta d’estructures Metal-Insulator-Metal (MIM) i Metal-Insulator-Semiconductor (MIS) i produeix que la mostra pugui passar d’un estat conductiu “ON state” a un estat menys conductiu “OFF state” mitjançant l’aplicació de tensions adequades. Nosaltres hem observat que el fenomen del “resistive switching” es pot produir en dispositius MIS amb dielèctric high-k ultra-prim (de pocs nanòmetres de gruix) basat en Hafni, completament compatibles amb la tecnologia de procés CMOS i s’ha associat a la ruptura dielèctrica del material, quan s’imposa un límit de corrent durant el transitori de ruptura.
Esquerra: Corbes IG-VG mesurades en un p-MOSFET després de successives iteracions de Current Limited- Ramp Voltage Stress (CL-RVS) i Ramp Voltage Stress (RVS). Un elevat corrent es registra després de la ruptura limitada en corrent (IBD) que cau sobtadament després de VR. Durant el CL-RVS del següent cicle el corrent de porta (IR) es més gran que el corrent fresc però menor que IBD, indicant una recuperació parcial de les propietats del dielèctric.
Dreta: Dalt: Simulació d’un oscil·lador en anell de 5 etapes per analitzar l’efecte de la ruptura dielèctrica i la seva recuperació en el funcionament del circuit. Es va considerar que la ruptura estava localitzada al drenador del transistor p-MOS de la tercera etapa. Les característiques elèctriques del p-MOS s’han descrit mitjançant els models BSIM4 i D-R (zoom).
Baix: Resposta del circuit quan el transistor p-MOS de la tercera etapa és fresc (■), treballant en ruptura (▲), o després de la recuperació de la ruptura (●).
Modelització dels mecanismes de fallada per a estudis de fiabilitat de sistemes complexos
Modelització mitjançant aproximació per trams del corrent de ruptura de porta de dispositius MOS. Aquesta és una aproximació orientada al disseny de circuits que té en compte la naturalesa estadística del fenomen de ruptura i és capaç de considerar la variabilitat en el corrent i el temps de ruptura. El model permet incloure la història de l’estrès i és fàcilment extensible a diferents geometries de transistor i condicions d’operació. El model d’aproximació per trams s’ha aplicat a l’estudi de la ruptura dielèctrica en un mirall de corrent.
Circuit equivalent de la component recuperable del BTI. El circuit està basat en díodes i capacitats que permeten que sigui fàcilment inclòs en un simulador circuital. És capaç de reproduir correctament les dependències amb l’estrès, relaxació, tensió, freqüència i cicle de treball de la component recuperable del BTI. El model permet la extrapolació dels efectes del BTI per a temps d’estrès elevats i ha estat utilitzat per avaluar la influència del BTI en el temps de retard d’inversors CMOS.
PUBLICACIONS RELLEVANTS
- A. Crespo-Yepes, J. Martin-Martinez, A. Rothschild*, R. Rodriguez, M. Nafria and X. Aymerich, “Recovery of the MOSFET and circuit functionality after the Dielectric Breakdown of Ultra-Thin High-k Gate Stacks.”, IEEE Electron Device Letters, Vol. 31 (6), pp. 543-545, 2010.
- E. Amat, R. Rodríguez, M Nafría, X. Aymerich, T. Kauerauf, R. Degraeve and G. Groeseneken, “New insights into the wide ID range Channel Hot-Carrier degradation in high-k based devices”, International Reliability Physics Symposium (IRPS), pp. 1028-1032, 2009.
- J. Martín-Martínez, R. Rodríguez, M. Nafría and X. Aymerich, “Time-Dependent Variability Related to BTI effects in MOSFETs: Impact on CMOS Differential Amplifiers”, IEEE Transactions on Device and Materials Reliability, Vol. 9, pp. 305-310, 2009.
- R. Fernández, J. Martín-Martínez, R. Rodríguez, M. Nafría and X. Aymerich, “Gate oxide wear-out and breakdown effects on the performance of analog and digital circuits”, IEEE Transactions on Electron Devices, Vol. 55, pp. 997-1004, 2008.
- J. Martín-Martínez, R.Rodríguez, M. Nafría, X. Aymerich, B. Kaczer and G. Groeseneken, “An equivalent circuit model for the recovery component of BTI”, Proc. European Solid State Devices and Research Conference, pp. 55-58, 2008.
- R. Fernández, R. Rodríguez, M. Nafría, X. Aymerich, “Effect of oxide breakdown on RS latches”, Microelectronics Reliability, Vol. 47, pp. 581-584 (2007)
- J. Martín-Martínez, R.Rodríguez, M.Nafría, X.Aymerich, J.H.Stathis, “Worn-out oxide MOSFET characteristics: Role of gate current and device parameters on a current mirror”, Microelectronics Reliability, Vol. 47, pp. 665-668, 2007.
- E. Amat, R. Rodríguez, M. Nafría, X. Aymerich, J.H. Stathis, “Influence of the SiO2 layer thickness on the degradation of HfO2/SiO2 stacks subjected to static and dynamic stress conditions”, Microelectronics Reliability, Vol 47, pp. 544-547, 2007.
- R. Fernández, R. Rodríguez, M.Nafría y X. Aymerich, “MOSFET Output Characteristics After Oxide Breakdown”, Microelectronics Engineering, Vol. 84 (1), pp 31-36, 2007.
- R. Fernández, B. Kaczer, A. Nackaerts, S. Demuynck, R. Rodríguez, M. Nafría and G. Groeseneken, “AC NBTI studied in the 1 Hz – 2 GHz range on dedicated on-chip CMOS circuits”, IEEE Int. Electron Device Meeting (IEDM) Tech. Digest, pp. 337-340, 2006.
- R. Fernández, R. Rodríguez, M. Nafría and X. Aymerich, “Influence of oxide breakdown position and device aspect ratio on MOSFET’s output characteristics”, Microelectronics Reliability, Vol. 45(5-6), pp. 861-864, 2005.
- R. Fernández, R. Rodríguez, M. Nafría and X. Aymerich, “A new approach to the modelling of oxide breakdown on CMOS circuits”, Microelectronics Reliability, Vol. 44, pp. 1519-1522, 2004.
- R. Rodríguez, J. H. Stathis, B. P. Linder, “A model for gate oxide breakdown in CMOS inverters, IEEE Electron Device Letters, Vol. 24 (2), pp. 114-116, 2003.
- R. Rodríguez, J. H. Stathis, B. P. Linder, S. Kowalczyk, C.T. Chuang, R.V. Joshi, G.Northrop, K. Bernstein, A. J. Bhavnagarwala, S. Lombardo, “The impact of gate oxide breakdown on SRAM stability”, IEEE Electron Device Letters, Vol. 23 (9), pp. 559-561, 2002.